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基于PEG算法的LDPC碼在中繼通信系統論文
基于PEG算法的LDPC碼在中繼通信系統中的研究
第一章 緒論
1.1 數字通信系統
現代的通信主要指“電通信”或“光通信”，即通信是借助于電或光以及有關設備來完成的。 最簡單的通信系統由信源、信道和信宿組成。其傳輸的過程可以用圖 1.1 數字通信系統組成模型進行表示。從圖可以看出 ，數字通信系統從信源發送數據信息，經過信源編碼、信道編碼、信道傳輸到信宿并譯碼輸出信息。 調制是信號的一種變換過程。
在數字通信系統中，通常將不適合在信道中直接傳輸的數字基帶信號作為調制信號，去控制適合于信道傳輸性能的“載波”信號，使“載波”的某個參量隨調制信號變化，調制后的信號稱為數字調制信號。數字調制的實質，就是把數字基帶信號的頻譜搬移到高頻頻譜處，形成適合在某頻段信道中的頻帶信號。解調是接收端還原數字序列的過程[3]。
數字信號在傳輸過程中會受到噪聲和干擾的影響，從而使信號的波形遭到破壞，使得最后的接收端判決失誤。對于普遍存在的加性噪聲造成的影響，通常采用以下幾種方法解決。比如，合理選擇調制方式，增加發送功率。 易于與現代技術相結合。由于計算機技術、數字存儲技術、數字交換技術以及數字信號處理技術等現代電子技術的飛速發展，許多設備、終端接口均是數字信號，容易與數字通信系統相連接，因此數字系統得到高速發展。設備便于集成化、小型化。
由于數字通信系統的大部分電路是由數字電路來實現的，所以可用大規模集成電路來實現，使設備集成化、小型化。靈活性高，能適應各種通信業務要求。數字信號也便于各種不同種類信號(如語音、數據、圖像等信號)的綜合，所以通信網中各種業務形式的綜合只有在數字化的前提下才能實現。模擬系統是不可能實現這一目標的。
1.2 衡量數字通信系統的主要性能指標
衡量通信系統的性能指標是多方面的，無論是模擬通信還是數字通信，有效性和可靠性是主要的性能指標。對數字通信系統而言，系統的有效性用傳輸速率來衡量，可靠性用誤碼率來衡量。在實際的通信系統中，有效性和可靠性是一對既矛盾又相輔相成的兩個指標體系。
一般情況下，要增加系統的有效性，就要降低可靠性，反過來一樣。在工程中，常常依據實際系統要求采取折中的辦法，在滿足一定可靠性的條件下，盡量提高系統的有效性，或者是在滿足一定有效性的指標條件下，盡可能提高系統的可靠性。
衡量數字通信系統可靠性指標只要是差錯概率和信號相位抖動，是系統長時間統計的結果。差錯概率越小，可靠性越高。差錯概率有三種不同的定義：誤碼率、誤信率、碼組差錯率。信號抖動是指數字信號碼元相對于標準時鐘位置的隨機偏移。
第二章 LDPC碼的基本原理
香農在他的不朽名著《通信的數學理論》中建立了信息論。信息論主要討論信息的度量、信息傳輸的基本限制等，給信道編碼技術建立了理論根據。信道編碼理論告訴我們：只要信息的傳輸速率小于信道容量，則信息傳輸可以以任意小的錯誤概率進行。但是，信息論并沒有告訴我們如何實現這一點。后來Hamming 以它的經典著作《糾錯碼或檢錯碼》為代表提出了信道編碼理論，正是為了解決這個問題。
2.1 分組糾錯編碼
數字信號在傳輸的過程中，由于不可避免的受到噪聲的干擾，使得接受端接收到的信號與信源發出的信號不一致。為了保證通信的質量，降低誤碼率，必須在通信系統中加入差錯控制編碼。 差錯控制編碼可以大幅度提高通信質量，它的基本思想是：信源對待發送的信息進行分組，在每組信息后面按照一定規則加入冗余位，接收端收到信息后，檢查信息與冗余位的關系，以便查出在傳輸的過程中是否有錯誤發生。 當每個 k 位信息按照一定編碼規則加入 r 個校驗位組成 k+r 位的新的碼組，這種形式的碼組不僅具有檢查錯誤的能力，甚至可以糾正錯誤，這是信道編碼器所實現的功能。當收到噪聲干擾的信息傳輸到接收端，接收端的譯碼器再對其逆變換，譯出原來的信息，這是信道譯碼器實現的功能。
2.2 線性分組碼
一個碼率為 R=k/n 的線性分組碼可表示為(n, k)，即每組含有 k 個碼元，在分組碼中，校驗位按照一定規則被加到信息位之后，形成新的碼[25]。在編碼時，k 個信息位被編為 n 位碼組長度，而 r=n-k 個檢驗位的作用就是實現檢錯與糾錯。當分組碼的信息碼元與檢驗碼元之間的關系為線性關系時，這種分組碼即為(n, k)線性分組碼。
由于常見的是二元糾錯碼，即碼字分量的取值為“0”或“1”，所以本節內容主要考慮二元線性空間。LDPC 碼廣泛應用還需要它的硬件實現比較容易。在編碼階段需要保持較低的編碼復雜度和編碼時延，這樣才能滿足需求。
傳統編碼算法的復雜度與LDPC 碼的碼長二次方成正比，這在碼長較長時難以接受。由于檢驗矩陣是稀疏的，使得 LDPC 的編碼成為可能。將碼的構造與編碼結合起來也是當前研究的熱點之一。Richardson 和 Urbanke 在文獻[29]中給出了實現線性時間內編碼的有效算法，采用這種算法進行編碼，可以初步解決 LDPC 碼編碼時復雜度問題。本節主要討論傳統的編碼算法、基于近似下三角矩陣的編碼。
第三章 LDPC碼的譯碼算法 ...... 25
3.1 置信度傳播譯碼算法 ...... 25
3.2 LLR-BP 譯碼算法 ......... 28
3.3 最小和譯碼算法 .......... 30
3.4 其他改進算法 ..... 32
3.5 譯碼算法的仿真 .......... 34
3.6 本章小結 ......... 36
第四章 LDPC碼在中繼通信系統中的研究 ......... 37
4.1 中繼協作通信系統 ........ 37
4.2 中繼通信的系統模型 ...... 39
4.3 基于 PEG 算法構造的 LDPC 碼 .... 41
4.4 改進 PEG 算法的介紹 ..... 43
4.5 仿真結果 ......... 44
4.6 本章小結 ......... 46
第五章 LDPC譯碼器的設計與實現 ........ 47
5.1 FPGA 開發流程 .......... 47
5.2 LDPC 碼譯碼器的硬件結構 ....... 48
5.3 LDPC 碼譯碼器的參數 .... 51
5.4 LDPC 譯碼器的設計 ...
.. 53
5.5 譯碼器的功能仿真 ........ 57
5.6 本章小結 ......... 60
第五章 LDPC譯碼器的設計與實現
信道編譯碼算法是決定編碼性能和應用的一個重要因素。尤其在長碼的條件下，譯碼算法的復雜度決定了編碼的前途。但是通常分組碼的譯碼復雜度與碼長成指數關系，碼長增大到一定程度后，復雜度的增加是不可控制的，無法應用到實際中。LDPC 碼則不同，由于校驗矩陣的稀疏性，使它存在高效的譯碼算法，其譯碼復雜度與碼長成線性關系。本章主要講述基于 FPGA 的 LDPC碼的譯碼器硬件實現，譯碼器的譯碼算法選用最小和算法。
5.1 FPGA 開發流程
FPGA(Field Programmable Gate Array)是可編程芯片，因此 FPGA 的設計方法包括硬件設計和軟件設計兩部分。硬件包括 FPGA 芯片電路、存儲器、輸入/輸出接口以及其他設備，軟件是相應的 HDL(Hardware Description Language)程序以及最新流行的嵌入式 C程序。 FPGA 的設計流程就是利用 EDA 開發軟件和編程工具對 FPGA 芯片進行開發的過程[45][46]。典型的 FPGA 開發流程一般如圖 5.1所示。
功能定義和器件選擇是在 FPGA 設計項目開始之前，必須有系統功能的定義和模塊的劃分，另外就是要根據設計的要求，如系統的功能和復雜度，對工作頻率和器件本身的資源以及連線的可布性等各個方面進行比較總結，選擇最佳的設計流程和器件。一般情況下，工程的設計大都選用自頂向下的設計流程。
設計輸入包括使用硬件描述語言(HDL)、狀態圖與原理圖輸入三種方式。設計輸入就是將設計者的思想以某種方式輸入給 EDA 工具，目前在開發應用中使用最廣是 HDL 輸入法，主流的 HDL 語言是 Verilog HDL 和 VHDL。 功能仿真，又叫前仿真，在編譯之前對用戶所設計的電路進行邏輯功能驗證，此時的仿真沒有延時信息，僅僅是對初步的功能進行檢測。仿真前，需要利用 HDL 建立測試向量，可以在邏輯仿真器中查看波形。
結束語
全文以數字通信系統為引子，介紹了在信道編碼過程中的糾錯碼——LDPC碼。接著詳細介紹了 LDPC 碼的基本原理、編碼方法以及譯碼算法，最后以FPGA 為平臺，對 LDPC 碼的譯碼器進行硬件設計。下面將本文的工作內容總結如下： 首先，在緒論部分對數字通信系統進行介紹，在此基礎上，又介紹了信道編碼技術及其發展現狀，以及 LDPC碼發展前景和當前的研究方向。 其次，主要講述了 LDPC 碼的基本原理及譯碼算法。以 BP 譯碼算法為基礎，進行優化，得到 LLR-BP 算法以及 Min-Sum 譯碼算法。
并對這些譯碼算法進行仿真，仿真說明：在相同條件下，迭代次數越大，譯碼效果越好;由于簡化計算的原因，Min-Sum算法的譯碼性能遜于 LLR-BP 譯碼算法。 然后，介紹了本文創新點部分，根據 PEG 算法的優勢，在 PEG 算法的基礎上進行改進，提出了在中繼通信系統中構造 RCR-LDPC 的方案。Matlab 仿真結果表明，新的方案在糾錯性能上有了一定的提高。 最后，介紹了 LDPC 碼譯碼算法的硬件實現。通過對比，最終選擇串行結構作為譯碼器的整體結構。
使用自頂向下的設計流程分別設計譯碼器的各個模塊，并在 ISE Design Suite 14.7軟件平臺上，對 LDPC 碼譯碼器各個模塊進行功能仿真。 在這篇論文寫作的過程中，使我對 LDPC 碼有了更深入的認識，特別是PEG 算法構造 LDPC 碼的應用，同時也對 FPAG 的硬件知識有了更多的了解，尤其在 使用 FPGA 實現 LDPC 譯碼算法的過程中，鍛煉了 Verilog 硬件描述語言的實際運用能力。
參考文獻(略)
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